Re: Limite fisico del "Clock"

From: Andrea Francinelli <a.francinelli_at_libero.it>
Date: 2000/08/20

Sir Launcelot <SirLauncelot_at_tiscalinet.it> wrote in message
8nkqkt$s8b$1_at_pegasus.tiscalinet.it...
>

> Una considerazione riguardo la mia domanda iniziale: stavi parlando di
> miniaturizzazione dei canali dei MOS e delle integrazioni; come sono
> connesse queste alla velocit� di clock?
>[...]
> Mi sono fatto un'idea sulla spiegazione, ma non so se sono andato
> vicino....;-))
>[...]

Direi di si' caro Lancillotto :-)

Uno dei forti limiti alle velocita' nei circuiti integrati logici
e' dato dalle capacita' parassite dei MOS (questo almeno nelle logiche
di tipo CMOS) che sebbene piccole all'ingresso (ordine dei femtofarad)
possono risultare "amplificate" dall'effetto Miller. In pratica lo stato di
ingresso delle varie porte e' un bel filtro RC, passa basso. Sia la R che
la C sono legate alle dimensioni fisiche del canale.

Con riferimento alle logiche di tipo CMOS, ci sono varie tecniche
che si utilizzano per ovviare questi problemi:
utilizzo di superbuffer, circuiti tipo pipeline e clock a piu' fasi,
metallizzazioni in rame piuttosto che in alluminio (questa, come saprai
e' l'ultima novita'),e infine la tecnica dello scalamento (o anche
"scaling",
o "shrinking") che e' quella alla quale accennavi.

A conti fatti si puo' vedere che una riduzione di un fattore A delle
dimensioni di un chip, porta ad una riduzione di un fattore A
del tempo di propagazione (e di un fattore A^2 della potenza
dissipata - questa e' una delle ragioni del successo della logica
CMOS rispetto ad altri tipi di logica).

Altri problemi dei circuiti "clockati" (logici sincroni), e forse sono
quelli piu'
sentiti nelle alte velocita', riguardano la sincronizzazione e la
distribuzione del
segnale di clock lungo tutto il chip. Il problema puo' sembrare simile a
quello
accennato sopra ed in effetti la radice e' sempre la stessa: la resistenza
finita
dei percorsi tra porta e porta. Il problema e' il seguente ed e' semplice da
capire: le piste di clock sono quelle che di norma attraversano tutto il
chip,
o comunque quelle con un fan out maggiore. Il problema sta nel fare in modo
che un evento sincrono sulla porta A venga riconsciuto come sincrono anche
sulla porta B che sta, ad esempio, da una altra parte del chip. Comunque ci
sono varie tecniche per minimizzare problemi di "skew", a partire da una
buona geometria delle piste di clock.

Se ti interessano questi argomenti prova a rintracciare il libro che ti
ho indicato in una precedente mail o magari uno piu' attuale. Non e' il
massimo della novita' ma trovi sicuramente spunti storici e di riflessione,
nonche' esperienze "vissute" sul campo. Del resto anche questo libro
non e' esente da errori. Infatti il cap. 1 si chiude con la seguente frase:

"Infine pare esistere un limite fondamentale di circa 1/4 di micron
di lunghezza di canale per cui alcuni effetti fisici, quali l'effetto tunnel
attraverso l'ossido di gate e fluttuazioni nella posizione delle
impurita' nelle regioni di svuotamento, cominciano a rendere
impraticabile l'uso di dispositivi con dimensioni inferiori".

Come puoi notare da te, questa previsione e' stata ampiamente
smentita dai fatti.
(il libro e' della fine degli anni '70 - anche se molti principi,
soprattutto
alcune metodologie progettuali, rimangono comunque validi)

Ciao.

Andrea Francinelli
a.francinelli_at_libero.it
Received on Sun Aug 20 2000 - 00:00:00 CEST